반도체 신뢰성 테스트 및 고장 분석

반도체 공정상 가속 테스트를 통해 만드렁진 칩 중 Side effect로 인해 정상적인 공정을 거친 소자또한 영향을 받아 발생하는 현상.  [열화 현상] 

 

HCI  ( Hot Carrier Injection )  [Short channel effect 중의 하나 ]

Hot carrier ( 소스에서 드레인 사이의 강한 전계에 의해 가속된 carrier ( 전자, 정공) 이 실리콘 격자와 충돌하여 만들어진 전자나 정공이 Gate에 trap되거나 hot cariier 자체가 게이트에 Trap 되어 Vth가 증가한다. 

 

-> LDD(lighthly Doped Drain) 구조를 사용하여 해결 , 전계를 조금이나마 감소 시킨다. 

-> 

 

NBTI ( Negative Bias Temparature Instability ) 

PMOS 채널에 형성된 정공이 게이트에 trap 되어 Vth(문턱전압)이 증가

 

PBTI ( Positive Bias Temparature Instability )

NMOS 채널에 형성된 전자가 게이트에 trap 되어 Vth(문턱전압)이 증가

 

TDDB(Time Dependent Dielectric Breakdown)

- 절연막의 신뢰성 평가

-일정한 전압을 지속적으로 인가 

 

HTOL(High temperature operating life)

 

Latch Up

Latch-up은 CMOS(fig1)에서 발생할 수 있는 고유의 자기파괴 현상

 

Radiation Hardness 

 

HAST - 습도를 고려한 가속 시험 

 

THB 

 

ESD

 

EDS

1) WBI(Wafer Burn In) : 초기 불량을 경감시키기 위한 일종의 가속테스트

2) ET (Electrical Test) : 반도체 소자 신뢰성을 테스트하기 위한 전기적 성질 테스트  

가속 계수(AF)

 

아레니우스 방정식

 

MTTF ( Mean time to Failure )

MTBF ( Mean Time Between Failure )

MTTFF ( Mean Time to First Failure ) 

 

 

신뢰성 향상 방법 

-클린룸 불순물 통제 ( 클래스 낮게 유지 )

-번인 ( 초기불량 감소 ) 

-테스트 장비 안정화 ( Gage R&R )

 

전자 반도체 소자의 고장 메커니즘은 다음 범주에 속한다.

1. 물질적 상호작용에 의한 메커니즘.
2. 스트레스로 인한 메커니즘.
3. 기계적으로 유도된 고장 메커니즘.
4. 환경적으로 유도된 고장 메커니즘.

스트레스로 인한 고장 메커니즘

1. 전기적 이동 – 칩 내 소재의 전기적 이동

2. 번아웃 – 국소화된 오버스트레스

3. 핫 일렉트론 트래핑 – 전원 RF 회로의 오버드라이브로 인해 발생

4. 전기 스트레스 

환경적으로 유도된 고장 메커니즘

1. 습도 영향 – 패키지 및 회로에 의한 수분 흡수
2. 수소 효과 – 수소 유도 회로 부분 분해(메탈)
3. 기타 온도 효과—가속 노화, 온도에 따른 전기 이동 증가, 연소율 증가

 

+ FA ( Failure Analysis , 고장 분석 ) 

 

FMEA (Failure Mode and Effect Analysis) : 제품에 관련된 공정상의 고장모드를 확인하고 그 고장모드가 사용자에게 미치는 영향을 평가하여 제조 또는 조립 공정상의 원인을 파악, 고장원 인의 개선 및 재발 방지 대책 수립

 

-> 심각도를 통해 잠재적 고장상태가 고객에게 미치는 손실 정도를 분석 및 평가하고 이를 기준으로 대책을 수립

-> 심각도 , 발생도 , 검출도 등을 고려하여 종합적 평가 

 

FTA ( Fault Tree Analysis , 고장목 분석 )

: 예상 사고에 대하여 사고의 원인이 되는 설비/기기의 결함이나 작업자/설계자의 오류를 연역적, 순차적, 도식적, 확률적으로 검토 및 분석하여 해당 설비 및 기기 시스템의 안전성을 정량적으로 평가하는 방법